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Les nanonets de silicium, un vrai potentiel pour les dispositifs électroniques !

Publié le 5 juin 2018
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Les nanonets de silicium, un vrai potentiel pour les dispositifs électroniques !

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D’après la littérature, en raison de la présence d'une coquille d'oxyde natif autour des nanofils de silicium, il est impossible pour des porteurs de charges de passer d’un nanofil à l’autre par leur point de contact. Par conséquent, fabriquer des dispositifs électroniques sur la base de réseaux de nanofils de silicium, encore appelés nanonet de Si, semble totalement inutile.

Toutefois, nous avons breveté un procédé simple et efficace qui nous permet de contourner ce problème tout en stabilisant dans le temps les jonctions nanofils/nanofils. L’efficacité du procédé a été démontrée au moyen de caractérisations morphologiques et électriques : a) la mesure de la conductivité dans le temps des dispositifs stockés dans l'air ; b) l'observation microstructurale de la jonction nanofil/nanofil au microscope électronique à transmission à haute résolution.

Comme l'illustre le graphique, après avoir été fritté par notre procédé, le dispositif présente une conductance constante dans le temps. Par contre en absence du frittage, le dispositif qui est conducteur juste après fabrication, voit sa conductance diminuer de façon continue jusqu'à atteindre un comportement isolant. De plus, comme le montrent les micrographies en microscopie électronique à transmission, il y a formation d’un col au niveau de la jonction nanofil/nanofil lorsque le frittage est réalisé et où l’on voit la continuité du réseau cristallin de silicium entre les deux nanofils. Cette observation microstructurale démontre l'impact indéniable de notre procédé de frittage en transformant l'assemblage de nanofils de silicium en un réseau polycristallin.

L’efficacité de notre procédé breveté résulte de la combinaison de deux effets :
  • l'élimination de l'oxyde natif entourant les nanofils Si,
  • puis le frittage de ces jonctions nanofils/nanofils par recuit à basse température (400°C).
Son grand avantage est la compatibilité avec les processus CMOS « back-end », ce qui ouvre une nouvelle voie pour l'intégration 3D de dispositifs à base de nanomatériaux.
 

Publication


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Rédigé par Maria Carmen Jimenez Arevalo

mise à jour le 6 juin 2018

  • Tutelle CNRS
  • Tutelle Grenoble INP
Univ. Grenoble Alpes